М.В. Поляков, асп..; рук. А.К. Поляков, к.т.н., доц.(МЭИ(ТУ))

ВОПРОСЫ ПРОЕКТИРОВАНИЯ УСТРОЙСТВ УПРАВЛЕНИЯ МИКРОПРОЦЕССОРОВ С ИСПОЛЬЗОВАНИЕМ ЯЗЫКОВ ОПИСАНИЯ АППАРАТУРЫ (HDLs).

В настоящее время одной из важных инженерных задач остается проблема проектирования новых вычислительных средств на основе интегральных микросхем. В случае проектирования устройства управления (УУ) микропроцессора (МП) сложным представляется вопрос выбора эффективного способа описания УУ. Описание может быть: поведенческим, структурным, или смешанным, что более целесообразно в нашем случае.[1] Тесно привязан к этому вопросу способ задания модели (алгоритмически - с использованием языков описания аппаратуры (HDL)[1], графически – с использованием графического ввода схемных компонентов или построения графа переходов конечного автомата). На первый взгляд более удобным способом является последний. Однако, в случае сложных устройств (количество состояний автомата более 100), и необходимости минимизации его по ряду параметров, использование языков описания аппаратуры более эффективно. Существенным является то, что результаты компиляции графа конечного автомата и компиляции программы того же автомата на HDL могут существенно отличаться. Не менее важным для проектировщика являются: вопрос выбора стратегии проектирования, а также вопросы, связанные с архитектурой конкретного МП. В частности выбор типа управления, жесткое или микропрограммное.

В ходе дипломной работы на кафедре ВМСС, посвященной модернизации специализированного МП, на основе анализа архитектуры МП предыдущего поколения была предложена новая структура УУ и перечень его субблоков. Далее с помощью выбранной стратегии проектирования “сверху-вниз” (функциональной декомпозиции) УУ было разбито на 10 блоков. После этого автором были разработаны синтезабельные Verilog-модели трех блоков УУ специализированного МП. В процессе проектирования этапы моделирования, чередовались с этапами верификации и синтеза для отладки моделей и получения оценок аппаратных затрат, быстродействия и других параметров. На завершающем этапе проводилась стыковка блоков УУ и их отладка.

В итоге скомпонованная модель позволила оценить быстродействие (тактовая частота МП около 60 МГц), аппаратные затраты (два кристалла Virtex XCV250) и др. параметры проектируемого МП. Кроме того, она позволила выявить узкие места отдельных блоков и их влияние на параметры всего устройства. В частности величина глубины ряда буферов значительно влияла на аппаратные затраты, что говорит о трудности реализации блоков данного вида в данном элементном базисе с помощью выбранной САПР (Active-HDL и Modelsim). Трудоемкой задачей являлась стыковка блока УУ с блоком АЛУ, но это позволило проводить комплексную верификацию моделей в составе сборки (УУ-АЛУ-ЗУ), помимо автономной верификации моделей блоков УУ.

Литература

1. Грушвицкий Р.И., Мурсаев А.Х., Угрюмов Е.П. Проектирование систем на микросхемах программируемой логики. - СПб.: БХВ-Петербург, 2002.