BC/NW 2006, №1 (8): 5.1

ПОСТРОЕНИЕ КОМПОНЕНТНЫХ МОДЕЛЕЙ ЦИФРОВЫХ СИСТЕМ

Д. Ю. Антонов, В. А. Логинов

(Москва, Московский энергетический институт (технический университет), Россия)

Существует два основных метода проверки цифровых систем, реализованных на базе печатной платы или нескольких печатных плат, содержащих различные цифровые компоненты: такие как процессоры, ПЛИС, память, интерфейсные схемы и прочее.

Первый из них – это построение прототипа цифровой системы. С одной стороны он позволяет построить физическую модель системы, максимально приближенную к конечной ее реализации, но с другой стороны, несмотря на богатые возможности по перепрограммированию современных компонентов и возможности программно-аппаратных комплексов отладки, часто сложно отследить все требуемые сигналы в системе. А при наличии ошибки, возможная переработка макета может занять много времени.

Другой подход основан на построении модели системы, включающей модели компонентов, информацию о задержках линий связи и самих компонентов. Простота и небольшие сроки построения подобных моделей, а также их адекватность обусловлены несколькими факторами. Во-первых, все большее число производителей компонентов (память, процессоры и т.д.) предоставляют разработчикам модели своих продуктов, при этом существуют также бесплатные библиотеки моделей подобные [3]. Во-вторых, такие модели составлены в соответствии со стандартами – описание задержек представляется в XML-подобном формате SDF(Standard delay format) IEEE1497. При этом сама модель, содержащая описания поведения компонента, временных проверок и определения параметров задержек может быть описана на VHDL в соответствии c VITAL(VHDL Initiative Towards ASIC Libraries) IEEE1076.4. VITAL-модели специально оптимизированы для ускорения их моделирования в соответствующих симуляторах. Необходимо отметить, что спецификация задержек явно отделена от описания поведения. Такие модели позволяют максимально точно описать компоненты и всю систему с учетом различных технологий. В итоге модель всей системы представляет собой VHDL-список цепей, соединяющих компоненты, для которых есть VITAL-модели и временную спецификацию в SDF.

Модель для ПЛИС может быть получена с помощью соответствующей САПР двумя путями. После этапа трассировки САПР вырабатывает для проекта ПЛИС точную временную VITAL-модель на вентильном уровне. Несмотря на ее точность, такая модель слишком сложна для моделирования, поэтому целесообразно применить другой метод. Он заключается в получении модели уровня регистровых передач (RTL-модель), которая будет описывать функциональную часть. Эта модель дополняется временными проверками, задержками линий связи и задержками между контактами, то есть создается своеобразная оболочка для RTL-модели [1]. Это позволит ускорить моделирование компонента-ПЛИС в составе всей системы.

Литература

1. Munden R. ASIC and FPGA verification – a guide to component modeling. / Morgan Kaufman Publishers. 2005.

2. Perry L. D. VHDL programming by example. / McGraw-Hill. 2002.

3. Free model foundry/ http://www.freemodelfoundry.com.